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精品 | FPGA时序分析专题课

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发表于 2020-12-29 19:05:24 | 显示全部楼层 |阅读模式
精品 | FPGA时序分析专题课

导读



在进行数字电路系统的设计时,时序是否能够满足要求直接影响着电路的功能和性能。FPGA(现场可编程门阵列)在其出现三十年内发展迅速,其在灵活度,开发周期以及开发成本上的优势使得FPGA被广泛使用在各个领域。而随着FPGA设计朝着大规模、高性能方向发展,其时序收敛问题日益成为FPGA设计中的重要问题。

通过对设计的全面时序分析,使您能够对电路性能进行验证,识别时序违规,并推动fitter的逻辑布局,从而满足您的时序设计目标。

本课程从基础的数字电路出发,逐步引入时序的概念,了解时序的重要性,理解时序的基本分析方法,掌握时序约束和时序分析的方法。通过对电路的改善,使电路能够满足时序要求。




专题课程


01

专题视频课程服务

* 免费试听小节,提供选择机会* 录制好的精品专题课程视频(加密)
* 专用技术交流群,技术人员答疑

02

使用操作工具

Quartus Prime 18.0(Vivado、ISE)

03

使用FPGA平台

叁芯自主研发产品SANXIN – B01,FPGA芯片型号:EP4CE6E22C8N。     


04

线上视频收费情况

视频统一售价:3000元,提供专门技术答疑

05

线下收费情况说明

1. 一次性收费3888元;

2. 提供三天宾馆住宿及三天工作午餐。

06

课程大纲

第一部分:电路基本概念

1.1、数字电路

1.2、组合逻辑

1.3、时序逻辑器件和时序逻辑


第二部分:FPGA基本构成         

2.1、查找表

2.2、触发器

2.3、内部连线

2.4、IO模块


第三部分:HDL语言简介           

3.1、Verilog HDL (VHDL)


第四部分:FPGA综合器的基本使用     

4.1、Quartus Prime的基本使用


第五部分:时序分析的基本概念   

5.1、建立时间

5.2、保持时间

5.3、亚稳态

5.4、单拍系统

5.5、建立时间分析模型

5.6、保持时间分析模型

5.7、时序悲观

5.8、多种工况分析(多角分析)


第六部分:时序分析模型

6.1、FPGA内部寄存器到FPGA内部寄存器

6.2、外部输入到FPGA内部寄存器

6.3、FPGA内部寄存器到外部输出

6.4、FPGA输入到FPGA输出

6.5、多周期路径


第七部分:FPGA内部寄存器到内部寄存器

7.1、timequest的使用

7.2、基准时钟的约束

7.3、分析FPGA内部寄存器到FPGA内部寄存器

7.4、约束衍生时钟

7.5、设置伪路径


第八部分:外部输入到FPGA内部寄存器

8.1、输入延迟约束

8.2、分析外部输入到FPGA内部寄存器


第九部分:FPGA内部寄存器到外部输出

9.1、输出延迟约束

9.2、分析FPGA内部寄存器到外部输出


第十部分:FPGA输入到FPGA输出

10.1、约束FPGA输入到FPGA输出

10.2、分析FPGA输入到FPGA输出


第十一部分:多周期路径

11.1、约束多周期路径

11.2、分析多周期路径


第十二部分:移除和恢复  

12.1、移除和恢复时间的概念

12.2、移除和恢复时间的分析模型

12.3、移除和恢复时间的分析





购买专题视频或参加线下报名联系人
陆经理 15201114008(同微信,添加时注明来意)

参加线下,报名即送SANXINB01开发板,更多优惠活动,请加陆经理微信了解。

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